AMD a brevetat o nouă modalitate de a crește și mai mult performanțele procesoarelor Ryzen folosind tehnologia 3D V-cache. Concret, inginerii AMD caută să extindă folosirea cip-urilor 3D V-cache pentru a suplimenta și memoria cache L2, păstrând latențele ( și costurile de fabricație) în limite rezonabile.
Dacă prima versiune 3D V-cache a permis dublarea memorie cache L3 prin „lipirea” unui cip suplimentar cu memorie dedicată peste cip-ul procesului propriu-zis, a doua versiune a acestei tehnologii a îmbunătățit răcirea procesoarelor mutând respectivul cip de memorie sub pastila procesorului. Iar dacă ne luăm după cel mai recent brevet atribuit companii americane, ce-a de-a treia generație 3D V-cache va plusa masiv nivelul de performanță al procesoarelor incluzând încă un nivel de memorie cache, esențială pentru funcționarea eficientă a procesoarelor moderne dar foarte costisitoare atunci când e implementată direct în pastila procesorului.
Dacă memoria L3 este, în esență, memoria cache de ultim nivel (LLC), care face legătura între procesor și memoria RAM, memoria L2 este chiar mai importantă. Dacă în L3 sunt păstrate acele informații frecvent accesate pentru îndeplinirea sarcinilor de procesare în lucru, în L2 sunt păstrate informațiile pe care procesorul le utilizează în mod activ, viteza și latențele cât mai mici fiind cruciale pentru performanțele obținute. Dar memoria cache L2 (nivelul 2) este și mai restrictivă din punct de vedere al spațiului disponibil, suplimentarea capacității instalate aducând beneficii majore pentru acele aplicații complexe și foarte sensibile când vine vorba de latențele arhitecturii de memorie.
Vizând tocmai limitarea descrisă mai sus, AMD a depus un brevet pentru ceea ce numește „Balanced Latency Stacked Cache”, un design menit să reducă întârzierile de acces la memoria cache și să îmbunătățească și mai mult eficiența energetică a viitoarelor procesoare Ryzen X3D.
Comparativ cu procesoarele 3D V-cache, procesoarele convenționale cu cache planar (în aceeași pastilă de siliciu), au latențe și costuri energetice mai mari. Aceasta se traduce în performanțe și eficiență mai scăzute. Având în vedere aceste avantaje, noul design al memoriei cache 3D L2 de la AMD pretinde că reduce numărul de cicluri necesare pentru accesarea unei memorii cache L2 tipice de 1 MB de la 14 cicluri la doar 12 cicluri.
Deși poate părea puțin, în proiectarea arhitecturii procesorului, este destul de interesant, deoarece chiar și eliminarea unor astfel de biți înseamnă mult pentru performanța și eficiența generală. Pentru context, o memorie cache L2 tipică are 10-50 de cicluri, deci aceasta este cu siguranță una dintre cele mai bune.
Pentru implementarea noului tip de memorie (3D L2), brevetul menționează că matrițele suprapuse comunică prin trasee din cupru (TSV) care traversează spațiul dintre cele două pastile de siliciu, resepctiv fire de conectare bond pad (BPV) pentru comunicare verticală siliciu-siliciu. Iar aceste trasee sunt rutate prin centrul domeniului de memorie L2, reducând la minimul posibil distanțele fizice de comunicare. De asemenea, prin rutarea conexiunilor via prin centrul matrițelor suprapuse, AMD creează o structură simetrică sau echilibrată care ar trebui să ajute la optimizarea timpilor de acces, asigurând că informațiile transmise ajung practic simultan la destinație. Acesta este și motivul pentru care brevetul se numește „Balanced Latency Stacked Cache”.
Bine de știut, cele prezentate sunt deocamdată doar concepte descrise într-un brevet aflat în curs de aprobare. Așa că nu putem spune exact când și dacă AMD va include aceste inovații în procesoare pentru PC disponibile la scară comercială.
