Samsung a oferit recent detalii foarte multe despre planurile sale pentru procesele de producție a semi-conductoarelor, în cadrul evenimentului Samsung Foundry Forum 2018, care s-a desfășurat în Japonia.
Compania a dezvăluit că procesul de 10 nanometri va fi rafinat cu o variantă de 8 nanometri numită Low Power Ultimate, menită să aducă și mai multă eficiență energetică față de procesul de 8 nanometri pe care îl testează deja, de tipul Low Power Plus. Dincolo de acest rafinament urmează trecerea efectivă la 7nm LPP folosind tehnologia de fabricare care implică raze ultra-violente extreme(EUV). Tehnologia cu pricina permite imprimarea elementelor cu o rezoluție mult mai bună față de metodele tradiționale, după cum arată imaginea de mai jos.
Tehnologia de 7 nanometri EUV va fi disponibilă de anul acesta în sistem de producție de risc. Asta înseamnă că nu va fi gata încă pentru clienți, dar este pe drumul cel bun. Se așteaptă ca procesul să 7nm LPP să își facă apariția pentru prima dată anul viitor la chipset-urile Samsung și Qualcomm pentru telefoane mobile.
Dincolo de 7nm compania lucrează la un proces în două faze care va intra în testare în 2019, de 5 nanometri și un rafinament de 4 nanometri. Ambele se vor folosi de EUV, din moment ce la acest nivel ar fi foarte greu de lucrat cu metode tradiționale. Compania experimentează și cu un proces de 18nm de tipul Fully Depleted Silicon în 2019.
Apoi, în 2020 vor începe testele pentru procesul de 3 nanometri. Acesta nu doar că necesită EUV, dar pentru a putea funcționa trebuie să se abandoneze clasicul FinFET în favoarea a GAAFET. Asta înseamnă Gate All Around Field Effect Transistor. Este o metodă de izolare mai bună a tranzistorilor pentru a preveni pierderi. La această dimensiune încep să se scurgă electroni pe unde nu ar trebui cu metodele tradiționale de izolare. Desigur, acești ani sunt estimările companiei. La fel cum a avut și Intel estimări pentru procesul de 10 nanometri.
Samsung a mai dezvăluit că are pregătit pentru anul viitor și un nou tip de împachetare 3D a chip-urilor, prin suprapunerea lor pe verticală. Este un soi de evoluție a ceea ce putem vedea deja la HBM, doar că în acest caz memoria nu ar mai fi legată de procesor printr-un sub-strat, ci puse toate la un loc. Cum va funcționa asta cu limitele termale existente este neclar, probabil fiind gândit mai mult pentru soluții de putere redusă. Totuși, este important că se dezvoltă astfel de tehnologii, poate nu se vor mai repeta incidente de împachetare ca la plăcile Radeon Vega, unde, în funcție de cine a creat pachetul pentru AMD, memoria și procesorul grafic nu erau la același nivel, ducând la o ineficiență termică sporită.
